ZAVEDENÍ VÝUKY PROGRAMOVÁNÍ HRADLOVÝCH POLÍ FPGA VE VHDL

Projekt ukončil k 30.10.2016 povinnou 5 letou dobu udržitelnosti projektu.

PROJEKT ZAVEDENÍ VÝUKY PROGRAMOVÁNÍ HRADLOVÝCH POLÍ FPGA VE VHDL ukončil k 30.10.2016 povinnou 5 letou dobu udržitelnosti projektu.

Vydáno: 19. září 2016 Autor: Jiří Král

Kalendář akcí

Nejbližší akce v naší škole

Co je u nás nového?

24. 06. 2026

Deset měsíců uplynulo jako voda. Sotva jsme se poznali na adapatačním kurzu, vyrážíme na závěrečný výlet. A relax potřebujeme všichni jako sůl.

přečíst aktualitu

23. 06. 2026

V závěru školního roku si žáci zapojení do programu DOFE připravili pro své spolužáky malé občerstvení spojené s rozloučením se školním rokem.

přečíst aktualitu

23. 06. 2026

Zveřejňujeme výsledky druhého kola přijímacího řízení.

přečíst aktualitu

Podporují nás