ZAVEDENÍ VÝUKY PROGRAMOVÁNÍ HRADLOVÝCH POLÍ FPGA VE VHDL
PROJEKT ZAVEDENÍ VÝUKY PROGRAMOVÁNÍ HRADLOVÝCH POLÍ FPGA VE VHDL ukončil k 30.10.2016 povinnou 5 letou dobu udržitelnosti projektu.
19. 09. 2016 11:42:00 | Jiří Král
Rychlé volby
